Estruturas de teste para avaliação de variabilidade estatística em MOSFETs sub-100nm / Test structures for statistical variability evaluation on ultra-deep submicron MOSFETs

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DATA DE PUBLICAÇÃO

2010

RESUMO

As variações nas características elétricas de dispositivos MOS são uma preocupação muito importante no projeto, manufatura e operação de circuitos integrados (CIs). Com a redução contínua (escalamento) das dimensões na tecnologia CMOS, variabilidade de processo se tornou um grande problema, afetando o desempenho e o rendimento positivo na produção destes circuitos integrados (CIs) densamente construídos. Nos atuais MOSFETs em escala abaixo de 100nm, a variação estatística de processo está aumentando e impõe um grande desafio para o projeto de circuitos analógicos e digitais. Em uma tentativa de encarar este desafio, veículos de teste estão sendo pesquisados e desenvolvidos para oferecer uma visão quantitativa sobre tais variações elétricas. Veículos de teste para avaliar variabilidade estatística em nanodispositivos CMOS são o foco deste trabalho de graduação. Este estudo irá conduzir à concepção de algumas partes do projeto de um chip de teste que abrange estudos científicos sobre caracterização estatística de variação de processo. Nesse contexto, este trabalho apresenta uma pesquisa bibliográfica sobre as estruturas de teste utilizadas em avaliações de variabilidade estatística e sobre quais são os circuitos e estruturas de teste mais adequados para um chip te teste CMOS. A partir disso, definiu-se que a área sob teste do chip será uma matriz de dispositivos, compreendendo uma matriz de MOSFETs contendo transistores projetados identicamente, os quais são ativados um de cada vez a partir dos sinais dos decodificadores de linhas e de colunas. Na literatura, comumente são utilizados dois decodificadores para acessar vários dispositivos sob teste. Esta é a melhor maneira de selecionar cada componente dentro da pastilha do chip (permitindo que um pequeno número de pinos do chip seja usado para acessar cada um dos milhares de componentes). Entretanto, os veículos de teste das estruturas devem ser precisos e rápidos para avaliação de mais de mil dispositivos. Por causa disso, um circuito de polarização também precisa ser implementado, já que as perdas de potencial de tensão e de corrente nos acessos deverão ser contornadas. Como resultado, o decodificador de endereços aliado a circuitos de polarização serão a melhor opção para selecionar e acessar vários dispositivos. A pesquisa também abrange um estudo de diferentes topologias de decodificadores, mostrando qual será mais adequada para a implementação do nosso decodificador para o chip teste. Conseqüentemente, diferentes tipos de decodificadores de endereços para seleção de componentes são discutidos e comparados a partir de trabalhos relacionados. Além disso, este trabalho mostra a especificação do projeto de todos esses circuitos e estruturas de teste para a avaliação de variabilidade estatística de MOSFETs em escala abaixo de 100nm.

ASSUNTO(S)

microeletronica statistical process variation characterization nanodevices cmos mosfet mosfet test structures selection and access circuits address decoder

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