Vlsi
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13. Tess evaluateur topologique predictif pour la generation automatique des plans de masse de circuits VLSI
La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil do
Publicado em: 2010
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14. Particionamento de células e pads de I/O em circuitos VLSI 3D / Cells and I/O pads partitioning targeting 3d vlsi integrated circuits
A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência
Publicado em: 2010
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15. Roteamento de circuitos VLSI / Routing VLSI circuits
Roteamento é a etapa do fluxo de geração de circuitos integrados onde são realizadas as interconexões entre os diferentes elementos do circuito. Está incluído na etapa de síntese física, que trata da construção do leiaute, uma informação geométrica na qual são representados os transistores e suas interconexões. O roteamento assume grande impo
Publicado em: 2010
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16. Conception d'un circuit integre arbitre de bus de communication multiprotocoles : ABC M
O estudo de diferentes "bus" de comunicação paralela utilizados em arquiteturas multi-microprocesssodores ("bus" das estruturas SM 90, MULTIBUS e VME), assim que suas técnicas de arbitragem respectivas, nos permitiram de conduzir nosso trabalho sobre o estudo de compatibilidade do circuito integrado arbitro de bus ABC 90 da estrutura SM 90 (cujas funçõe
Publicado em: 2010
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17. Silex : sistema para a integração de ferramentas de projeto de circuitos integrados
SILEX é um ambiente aberto e integrado que busca auxiliar a concepção de CIs. 0 sistema e composto por ferramentas internas (servidoras de recursos) e ferramentas do usuário (clientes de recursos). O usuário interage com o sistema SILEX através de uma interface gráfica baseada em janelas, ativando os recursos de forma padronizada e consistente. Sendo
Publicado em: 2010
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18. Risco : microprocessador RISC CMOS de 32 bits / Risco - a 32-bit CMOS RISC microprocessor
Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras
Publicado em: 2010
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19. Avaliação de desempenho de partes de controle de circuitos integrados
Este trabalho objetiva o estudo da avaliação de desempenho de partes de controle de circuitos integrados, em relação ao consumo de área em silício e atraso de propagação de sinais. Para a implementação são adotados dois diferentes estilos de leiaute (PLA e gate matrix). Para ambos os casos foi utilizado um conjunto único de regras de projeto. A a
Publicado em: 2010
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20. Síntese de controladores síncronos com redução da atividade do relógio.
Os projetistas de sistemas digitais por várias décadas se preocupavam somente com redução de área e aumento de desempenho ligado ao tempo de ciclo. Devido a alta integração da tecnologia VLSI onde a elevada dissipação de potência é prejudicial, a alta demanda por eletrônica móvel e também o aumento do custo de energia. Os projetistas dos sistem
Publicado em: 2010
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21. Trapp : uma ferramenta para particionamento/posicionamento de celulas para metodologia tranca / A trapp tool for partitioning/placement of methodology tranca's cells
Este trabalho propõe e avalia um novo algoritmo para o posicionamento de células de circuitos que utilizam a metodologia de projeto TRANCA. O algoritmo proposto realiza o posicionamento por particionamento, em n-blocos, baseado no conceito de balanceamento de redes, realizando um pré-roteamento global. A maioria dos algoritmos de posicionamento por partic
Publicado em: 2010
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22. An estimation method for gate delay variability in nanometer CMOS technology
In the nanoscale regime of VLSI technology, circuit performance is increasingly affected by variational effects such as process variations, power supply noise, coupling noise and temperature changes. Manufacturing variations may lead to significant discrepancies between designed and fabricated integrated circuits. Due to the shrinking of design dimensions, t
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 2010
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23. Procedimento de teste para deteccao de falhas no processador transputer / Test procedure for faults detection in the transputer processor
Procedimentos de teste para dispositivos eletrônicos tem sido construídos de forma a lidar com problemas, tais como geração de padrões de teste, cobertura de falhas e outros parâmetros tais como custo e tempo. Com o surgimento dos circuitos VLSI (Very Large Scale Integration), tais como os processadores, os problemas do teste tem aumentado. Com relaç�
Publicado em: 2010
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24. Sintese de alto nivel a partir de vhdl comportamental / High level synthesis from behavioral VHDL
Este trabalho apresenta um sistema de Síntese de Alto Nível — geração automática de uma descrição estrutural no nível RT a partir de uma descrição comportamental algorítmica [MCF 88] —, abordando as tarefas de compilação para representação interna, transformações comportamentais, escalonamento, alocação, mapeamento e gera.são do contr
Publicado em: 2010