Tess evaluateur topologique predictif pour la generation automatique des plans de masse de circuits VLSI
AUTOR(ES)
Reis, Ricardo Augusto da Luz
DATA DE PUBLICAÇÃO
2010
RESUMO
La prédiction de l'organisation topologique du plan de masse d'un circuit VLSI complexe est très importante pour sa conception. Cette thèse présente une étude sur les proprietés statistiques des dessins des masques des principaux blocs constituant un circuit intégré. Un outil prototype d'évaluation topologique est également présenté. Cet outil donne une évaluation de la forme et de la taille de ces blocs, à partir de leurs spécifications fonetionelles. Il est composé par un ensemble de sousprogrammes d'évaluation spécialisés pour les différents types de blocs fonetionnels qui peuvent constituer un circuit VLSI.
ASSUNTO(S)
microeletronica cao vlsi methodologie descendante plan de masse evaluation predictive topologie optimisation cad top-down methodology floor-plan predictive evaluation topological optimization
ACESSO AO ARTIGO
http://hdl.handle.net/10183/18232Documentos Relacionados
- Geração automática de partes operativas de circuitos VLSI
- Roteamento de circuitos VLSI
- Le rôle de la famille: perspectives pour des mécanismes personnels et collectifs de promotion de la santé des jeunes
- L’INTERCOMPRÉHENSION POUR LA PROMOTION DE LA LANGUE FRANÇAISE DANS L’INTERNATIONALISATION DES UNIVERSITÉS BRÉSILIENNES
- Functional timing analysis of VLSI circuits containing complex gates
