Fpga
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37. Transporte TDM em redes GPON / TDM transport in GPON networks
Neste trabalho analisamos e propomos a utilização de TDM (Time Division Multiplexing) nativo canalizado/estruturado em redes PON (Passive Optical Network) com padrão GPON (Gigabit Passive Optical Network), com ênfase na estrutura de transmissão do legado das redes de telefonia. O objetivo principal é obter um aumento na eficiência de banda transmitida
Publicado em: 2011
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38. Implementação em hardware da arquitetura do computador hipotético CESAR / Hardware implementation of the CESAR hypothetical computer architecture
O contínuo desenvolvimento de ferramentas de síntese lógica, em conjunto com o aumento da capacidade de dispositivos de hardware programável como FPGAs, permitiu o desenvolvimento de processadores soft-core, projetados especificamente para rodar nestes dispositivos. Ao mesmo tempo, linguagens de descrição de hardware, como VHDL, permitem a descrição
Publicado em: 2011
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39. Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico / Chipflow - gvalidation and implementation of the partition model and communication protocol in the dynamic data flow graph
A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware reconfigurável, mas agora como uma ferramenta de compilação. Ela tem como objetivo a execução de algoritmos por meio do modelo de arquitetura a fluxo de dados associado ao conceito de dispositi
Publicado em: 2011
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40. Processador gráfico / Graphic processor
Este documento descreve o projeto e implementação de um processador gráfico, um interpretador de closed caption e demultiplexador de MPEG2-TS para uso no Sistema Brasileiro de Televisão Digital (SBTVD). O projeto será realizado em duas fases, sendo que a primeira envolve a programação de uma versão utilizando a linguagem C++ para cada um dos componen
Publicado em: 2011
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41. New techniques for improving the performance of the lockstep architecture for SEEs mitigation in FPGA embedded processors
The growing availability of embedded processors inside FPGAs provides unprecedented flexibility for system designers. The use of such devices for space or mission critical applications, however, is being delayed by the lack of effective low cost techniques to mitigate radiation induced errors. In this paper a non invasive approach for the implementation of f
Publicado em: 2011
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42. Sistema de controle para o filtro óptico sintonizável Fabry-Perot do instrumento BTFI. / Control system for the Fabry-Perot optical tunable filter of the BTFI instrument.
Este trabalho trata do desenvolvimento de um sistema de controle para um módulo do instrumento astronômico BTFI (Brazilian Tunable Filter Imager), um filtro óptico sintonizável altamente versátil que está instalado no telescópio SOAR, localizado no Chile. Será empregado neste instrumento um novo interferômetro Fabry-Perot, capaz de realizar observa�
Publicado em: 2011
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43. Desenvolvimento de um sistema de manutenção inteligente embarcado
The technological evolution of sensors, electronics, and embedded systems has improved the performance, reliability and robustness of systems as well the maintenance activities, especially the proactive maintenance. These technological advances have provided a new view about the existing maintenance practices. The expansion of signal processing and artificia
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 2011
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44. Projeto da arquitetura de hardware para binarização e modelagem de contextos para o CABAC do padrão de compressão de vídeo H.264/AVC / Hardware architecture design for binarization and context modeling for CABAC of H.264/AVC video compression
O codificador aritmético binário adaptativo ao contexto adotado (CABAC – Context-based Adaptive Binary Arithmetic Coding) pelo padrão H.264/AVC a partir de perfil Main é o estado-da-arte em termos de eficiência de taxa de bits. Entretanto, o CABAC ocupa 9.6% do tempo total de processamento e seu throughput é limitado pelas dependências de dados no n
Publicado em: 2011
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45. Arquiteturas de hardware dedicadas para codificadores de vídeo H.264 : filtragem de efeitos de bloco e codificação aritmética binária adaptativa a contexto / Dedicated hardware architectures for h.64 video encoders – deblocking filter and context adaptive binary arithmetic coding
Novas arquiteturas de hardware desenvolvidas para blocos chave do padrão de codificação de vídeo ISO/IEC 14496-10 são discutidas, propostas, implementadas e validades nesta tese. Também chamado de H.264, AVC (Advanced Video Coder) ou MPEG-4 parte 10, o padrão é o estado da arte em codificação de vídeo, apresentando as mais altas taxas de compress�
Publicado em: 2011
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46. Estudo e desenvolvimento de heurísticas e arquiteturas de hardware para decisão rápida do modo de codificação de bloco para o padrão H.264/AVC / Study and development of heuristics and hardware architectures for fast block coding mode decision for the H.264/AVC standard
O processo de compressão de vídeo é essencial para aplicações que utilizam vídeos digitais. O alto volume de informações contidas em um vídeo digital requer que um processo de compressão seja aplicado antes de este ser armazenado ou transmitido. O padrão H.264/AVC, estado-da-arte em termos de compressão de vídeo, introduziu um conjunto de ferram
Publicado em: 2011
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47. Interfaces parametrizáveis para aplicações interconectadas por uma rede-em-chip / Configurable interfaces for applications interconnected by a network-on-chip
As redes-em-chip (NoCs) surgiram como uma alternativa aos atuais problemas de interconexão decorrentes da redução da escala de tecnologia de fabricação de circuitos integrados. O desenvolvimento de transistores com nanômetros de largura tem permitido a inserção de sistemas altamente complexos em uma única pastilha de silício. Dessa forma, os SoCs (
Publicado em: 2011
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48. PLATAFORMA PARA AVALIAÇÃO DE DESEMPENHO DE REDE-EM-CHIP EM FPGA
Com a evolução dos processos de fabricação de circuitos, tem sido possível a integração de sistemas completos em um único chip, os quais são construídos utilizando-se blocos de silício reutilizáveis (núcleos). Com as novas tecnologias de integração, será possível construir sistema com várias dezenas a centenas de núcleos em um mesmo chip.
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 18/11/2010