Circuitos Integrados Teses
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1. Monitoração dinâmica de asserções para depuração em silício
The increasing demand for shorter time-to-market, combined with increased complexity and performance requirements put a tremendous pressure on post-silicon debug, which is usually the last step prior to chip release. In contrast to pre-silicon techniques, postsilicon debug have two main limitations, controllability and observability, which cause the failure
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 08/08/2011
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2. elGen: ferramenta para geração de circuitos combinatórios e sequenciais para benchmark
Conjuntos de circuitos para benchmark são mecanismos muito importantes como guias na seleção de ferramentas em Automação de Projetos Eletrônicos (EDA). Dada a vasta diversidade de estudos no campo da automação de projetos eletrônicos, e grande variedade de ferramentas comerciais em cada área, há uma crescente necessidade de novos conjuntos de circ
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 29/03/2011
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3. Uma metodologia para identificação de módulos de circuitos integrados propensos a erros
O processo de verificação de circuitos integrados industriais se torna mais desafiador a cada dia. As metodologias de verificação atuais não são capazes de garantir que todos os erros de um circuito integrado sejam identificados e corrigidos antes da fabricação. Como não é possível checar todos os estados de circuitos integrados complexos, a equip
Publicado em: 2011
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4. Verificação de equivalência combinacional utilizando hiper-resolução binária
A capacidade de integrar cada vez mais componentes dentro de circuitos integrados tem dobrado a aproximadamente cada 18 meses desde meados de 1960, com previsões de continuar neste ritmo até 2050. Esta crescente complexidade de dispositivos computacionais leva a indústria de circuitos integrados a investir mais de 50% do tempo de desenvolvimento na etapa
Publicado em: 2010
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5. Resolvedor modular de satisfabilidade aplicados na verificação de circuitos combinacionais
Os resolvedores SAT atuais, como Chaff, zChaff, BerkMin, e Minisat geralmente compartilham das mesmas heurísticas principais, como por exemplo: aprendizado de cláusulas de conflito, backtracking não cronológico, e a estrutura dos dois literais vigiados. Por outro lado, eles se diferenciam na remoção de cláusulas de conflito, bem como na heurística de
Publicado em: 2010
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6. Algoritmos para o problema da árvore geradora mínima probalística
O Problema da Árvore Geradora Mínima Probabilística é uma generalização do problema clássico da Árvore Geradora Mínima em que se considera a situação na qual nem todos os nós estão deterministicamente presentes, mas estão presentes conforme uma determinada probabilidade. Dado um grafo, G=(V,E), que possui um custo associado a cada aresta em E e
Publicado em: 2010
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7. Verificação de equivalência de circuitos combinacionais dissimilares através do reaproveitamento de cláusulas de conflito
As time goes by, integrated circuits are becoming ever more present in our lives. From the mobile phones we use to the cars we drive, we have almost constant interaction with electronic devices. This proliferation leads to the necessity for more agile and compact circuits, which in turn, makes them more complex and expensive. To produce error-free circuits,
Publicado em: 2008
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8. Contribuições para o problema de verificação de equivalência combinacional
A decrease the SAT solver solving time used to prove equivalence between the circuits. Through this technique, which was implemented in a tool called Vimplic, we have been able to dramatically reduce the overall verification time of several circuits outperforming the state-of-the-art techniques for CEC. This technique has been formalized in order to assure c
Publicado em: 2008
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9. Verificação de equivalência de circuitos com aceleração por largura e aprendizado de cláusulas de conflito
Equivalence checking (EQ) is a very common formal verification method used in the semiconductor industry. It makes possible to verify if two different implementation of the same design have the same functional behavior which is very useful to make sure that the design still behaves correctly after optimizations (like retiming) or synthesis. Several known met
Publicado em: 2007
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10. Um núcleo inteligente para processamento distribuído de resolvedores SAT em verificação por equivalências
Verificação por Equivalência é um dos componentes chave da metodologia de verificação formal atual para sistemas digitais. Ela é técnica de Verificação Formal mais utilizada atualmente pela indústria para verificação de igualdade entre duas descrições de um circuito. Diversas abordagens baseadas BDDs e SAT obtiveram um considerável sucesso ne
Publicado em: 2006
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11. Síntese lógica automática de circuitos sequenciais síncronos baseada em máquinas de estados finitos
Nesta dissertação realiza-se um estudo dos procedimentos destinados a eliminação de estados redundantes em máquinas de estados finitos incompletamente especificadas. Um algoritmo para realizar a codificação de estados nestas máquinas é proposto. Situações de ocorrências de perigos estático são identificadas. Um sistema destinado ao projeto auto
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 01/10/1989