Verificação de equivalência de circuitos com aceleração por largura e aprendizado de cláusulas de conflito

AUTOR(ES)

Thiago Radicchi Roque

DATA DE PUBLICAÇÃO

2007

RESUMO

Equivalence checking (EQ) is a very common formal verification method used in the semiconductor industry. It makes possible to verify if two different implementation of the same design have the same functional behavior which is very useful to make sure that the design still behaves correctly after optimizations (like retiming) or synthesis. Several known methods are used efficiently, involving techniques like BDDs and SAT. However, the increasing complexity of digital designs turns EQ into a harder problem, motivating the research for new alternatives in this field. This work proposes a equivalence checking tool, based on the following points: design partitioning by width, a parallel SAT solver, and SAT conflict clause learning by applying induction when unrolling sequential circuits. We aim to solve bigger problems faster than the existing solutions in some cases.

ASSUNTO(S)

circuitos eletrônicos verificação. teses. computação teses. eletrônica digital testes teses circuitos integrados verificação teses.

Documentos Relacionados

• Verificação de equivalência de circuitos combinacionais dissimilares através do reaproveitamento de cláusulas de conflito
• Aceleração do aprendizado por reforço em sistemas com múltiplos objetivos.
• Medidas de aceleração utilizando os sensores de telefones inteligentes: trabalhando com o princípio de equivalência
• Verificação de equivalência combinacional utilizando hiper-resolução binária
• Metodologia de Verificação Funcional para Circuitos Analógicos