Memoria Cache
Mostrando 1-12 de 27 artigos, teses e dissertações.
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1. Implementação de cache no projeto ArchC / Cache implementation in the ArchC project
O projeto ArchC visa criar uma linguagem de descrição de arquiteturas, com o objetivo de se construir simuladores e toolchains de arquiteturas computacionais completas. O objetivo deste trabalho é dotar ArchC com capacidade para gerar simuladores de caches. Para tanto foi realizado um estudo detalhado das caches (tipos, organizações, configurações etc
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 23/04/2012
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2. Dynamic detection of the communication pattern in shared memory environments for thread mapping / Detecção dinâmica do padrão de comunicação em ambientes de memória compartilhada para o mapeamento de threads
As threads de aplicações paralelas cooperam a fim de cumprir suas tarefas, dessa forma, comunicação é realizada entre elas. A latência de comunicação entre os núcleos em arquiteturas multiprocessadas diferem dependendo da hierarquia de memória e das interconexões. Com o aumento do número de núcleos por chip e número de threads por núcleo, esta
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 2012
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3. Distributed memory organization with support for data migration for noc-based MPSOCS / Distributed memory organization with support for data migration for noc-based MPSOCS
The evolution in the deployment of semiconductor technology has enabled the development of System-on-Chip (SoCs) that integrate several processing elements (PEs) and memory modules in a single chip. SoCs that integrate several PEs are referred as Multiprocessor System-on-Chip (MPSoCs). As the number of PEs increases in an MPSoC, techniques that present low e
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 2012
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4. COMPRESSION OF NATURAL NUMBERS, SEQUENCE OF BITS AND GRAPHS / COMPRESSÃO DE NÚMEROS NATURAIS, SEQUÊNCIA DE BITS E GRAFOS
Esta tese aborda os problemas de compressão para os seguintes tipos de dados: sequência de bits e grafos web. Para o problema de compressão de sequência de bits, demonstramos a relação entre algoritmos de intercalação e codificadores de fonte binária. Em seguida, mostramos que os algoritmos de intercalação binária (Hwang e Lin, 1972), recursivo (
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 16/09/2011
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5. Um modelo de memória transacional para arquiteturas heterogêneas baseado em software Cache / A transactional memory model for heterogeneous architectures based in Software Cache
The adoption of multi-core processors by the industry has pushed towards the development of new techniques to simplify programming parallel software. The technique called transactional memories is one of the most promising. This technique is able to execute multiple tasks concurrently in an optimistic way to achieve a better performance. Another advantage is
Publicado em: 2010
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6. Simulação e avaliação de desempenho de arquiteturas paralelas utilizando a ferramenta Simics / Simulation and performance evaluation of parallel architectures using the simics tool
Desde os primórdios da computação tem-se ciência de que o processamento paralelo e o paralelismo em geral aumentam o desempenho de execução das aplicações e tornam as máquinas mais rápidas. Desta forma, muitas técnicas e abordagens foram criadas nas últimas décadas para tirar proveito do paralelismo em diversos níveis. Nos últimos anos, tornou
Publicado em: 2010
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7. Avaliação do compartilhamento das memórias cache no desempenho de arquiteturas multi-core / Performance evaluation of shared cache memory for multi-core architectures
No atual contexto de inovações em multi-core, em que as novas tecnologias de integração estão fornecendo um número crescente de transistores por chip, o estudo de técnicas de aumento de vazão de dados é de suma importância para os atuais e futuros processadores multi-core e many-core. Com a contínua demanda por desempenho computacional, as memóri
Publicado em: 2009
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8. Programação dinâmica eficiente com algoritmos Cache-Oblivious / Efficient cache-oblivious dynamic programming algorithms
A memória nos computadores modernos geralmente está organizada em uma hierarquia complexa. Dessa forma, torna-se importante projetar algoritmos que utilizem a cache de forma eficiente. Além disso, as configurações da memória e da cache tem grande variação de computador para computador. Assim, é necessário também que os algoritmos desenvolvidos dep
Publicado em: 2009
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9. Uma estratégia para garantir coerência de cache e percepção em sistemas cooperativos com apoio à mobilidade.
Os avanços da computação móvel em adição às novas formas de conectividade permitem a integração de dispositivos móveis em aplicações cooperativas. Entretanto, a maior parte das aplicações cooperativas síncronas correntes considera ambientes fortemente acoplados, onde a desconexão dos dispositivos móveis em geral não é considerada. Existem
Publicado em: 2009
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10. PBIW : um esquema de codificação baseado em padrões de instrução / PBIW : an encoding technique based on instruction patterns
Past works has shown that the increase of DRAM memory speed is not the same of processor speed. Even though, computer architecture researchers keep searching for new approaches to enhance the processor performance. In order to minimize this difference between the processor and memory speed, this work presents a new encoding technique based on encoded instruc
Publicado em: 2008
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11. Algoritmo paralelo e eficiente para o problema de pareamento de dados
Em um mundo onde cada vez mais a informação se torna importante, contar com bases de dados confiáveis e consistentes é requisito essencial para tomada de decisão, análise de tendências, detecção de fraudes, mineração de dados, suporte a clientes, inteligência de negócio entre outros. Uma das formas de melhorar a qualidade dos dados é eliminar r
Publicado em: 2008
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12. MoCHA : arquitetura dedicada para a compensação de movimento em decodificadores de vídeo de alta definição, seguindo o padrão H.264
O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexi
Publicado em: 2007