THE REDUCTION OF SWITCHING NOISE IN MIXED ANALOG-DIGITAL VLSI CIRCUITS USING CURRENT STEERING LOGIC

AUTOR(ES)
FONTE

IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia

DATA DE PUBLICAÇÃO

1998

RESUMO

Le but de ce travail est de proposer une technique de réduction du bruit de commutation des portes logiques dans les circuits intégrés CMOS. La solution présentée est basée principalement sur une étude approfondie des deux familles logiques utilisant la commutation de courant pour effectuer le changement d\ état logique. En effet, le bruit de commutation logique est une perturbation néfaste présente surtout dans les technologies CMOS classiques. A chaque changement d\ état logique d\ une porte, une telle perturbation est générée. Dans les circuits mixtes analogiques-numériques (convertisseurs A/N, synthétiseurs de fréquence, etc.) , le bruit de commutation logique, véhiculé surtout par le substrat et les lignes d\ alimentation, perturbe les noeuds analogiques sensibles. Il limite fortement la précision demandée à certaines applications mixtes. Actuellement, différentes techniques sont exploitées pour diminuer les effets néfastes du bruit de commutation logique. Ces techniques sont souvent de nature défensives. Elles consistent à effectuer un blindage des parties analogiques ou à concevoir des cellules analogiques entièrement symétriques et appariées. Récemment, d\ autres approches de réduction de bruit de commutation ont émergé. Elles consistent à utiliser une commutation de courant pour effectuer des transitions numériques d\ un état à un autre. Les familles logiques, élaborées dans ce travail, telles que les \"Current Steering Logic (CSL)\" et les \"Folded Source Coupled Logic (FSCL)\" exploitent ce principe. L\ utilisation du courant pour transiter d\ un état logique à un autre possède la faculté d\ éviter des sauts de tension brusques répercutés sur les lignes d\ alimentation. L\ approche courant demande une polarisation constante des portes logiques, ce qui entraîne une consommation statique permanente. Ce désavantage pourrait, dans certains cas, être atténué en exploitant la possibilité de couper la polarisation des portes logiques inactives (Power downing). La première partie de ce travail présente une analyse théorique de la famille CSL et FSCL. Dans cette partie, le modèle EKV MOSFET est utilisé pour décrire l\ ensemble des expressions analytiques de l\ inverseur et de la porte NAND. Ces expressions sont expérimentalement vérifiées et validées. De même, une procédure de conception est décrite permettant ainsi de concevoir facilement une librairie de cellules basée sur ces techniques. La deuxième partie examine les effets des caractéristiques des technologies CMOS avancées sur la performance des portes CSL. Ensuite, une comparaison est effectuée entre la famille CSL et FSCL d\ une part, et la famille CSL et CMOS statique d\ autre part. Les paramètres de comparaison sont : la surface, la vitesse, la consommation et le bruit de commutation généré par chacune de ces familles. La troisième partie propose la conception d\ une librairie de cellules CSL et son application dans un contexte d\ un circuit mixte analogique-numérique. Le démonstrateur a été entièrement conçu dans un environnement de CAO dédicacé aux développements de circuits logiques CMOS statiques. Ceci démontre la possibilité d\ une introduction rapide de ces nouvelles familles logiques dans des applications industrielles. Enfin, la famille CSL a démontré un grand potentiel d\ utilisation dans des applications mixtes-analogiques numériques où la logique CMOS classique devient un handicap certain pour une évolution en terme de cohabitation. L\ ensemble des expressions analytiques et les circuits réalisés ont démontré que le CSL est une structure robuste permettant ainsi son exploitation dans des applications industrielles. L\ adaptation des outils CAO actuels à ces nouvelles approches s\ avère simple.

ASSUNTO(S)

engenharia eletrica cmos technology low noise digital techniques

ACESSO AO ARTIGO

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