Estudo de metodologia para o projeto de circuitos aritmeticos-digitais usando sintese de descrições VHDL

AUTOR(ES)
DATA DE PUBLICAÇÃO

1997

RESUMO

Este trabalho apresenta o estudo e a análise de uma metodologia de projeto de circuitos somadores digitais, obtidos por síntese automática, em dois ambientes de Electronic Design Automation (EDA), a partir de suas especificações na linguagem de descrição de hardware VHDL. Faz-se uma breve explanação das noções básicas relacionadas ao desenvolvimento da metodologia, dando uma introdução à linguagem VHDL e aos conceitos envolvidos no processo de síntese das descrições VHDL em ambientes automatizados. Também, são apresentados os principais algoritmos de soma digital e uma relação dos diferentes modos de descrição dos mesmos em VHDL. Por fim, são comentados os resultados obtidos na síntese e simulação destes componentes aritméticos nos ambiente de EDA utilizados

ASSUNTO(S)

eletronica digital projeto auxiliado por computador - metodologia vhdl (linguagem descritiva de hardware)

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