Hold Time Violations
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1. Modeling and simulation of device variability and reliability at the electrical level
In nanometer scale complementary metal-oxide-semiconductor (CMOS) parameter variations pose a challenge for the design of high yield integrated circuits. This work presents models that were developed to represent physical variations affecting Deep- Submicron (DSM) transistors and computationally efficient methodologies for simulating these devices using Elec
IBICT - Instituto Brasileiro de Informação em Ciência e Tecnologia. Publicado em: 2011
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2. Protecting digital circuits against hold time violations due to process variations
Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de circuitos para garantir um yield alto em tecnologias sub-100nm. Neste trabalho apresentamos uma técnica de medida on-chip para c
Publicado em: 2008