Circuitos Eletronicos Projetos Processamento De Dados Teses
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1. Contribuições para o problema de verificação de equivalência combinacional
A decrease the SAT solver solving time used to prove equivalence between the circuits. Through this technique, which was implemented in a tool called Vimplic, we have been able to dramatically reduce the overall verification time of several circuits outperforming the state-of-the-art techniques for CEC. This technique has been formalized in order to assure c
Publicado em: 2008
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2. Um núcleo inteligente para processamento distribuído de resolvedores SAT em verificação por equivalências
Verificação por Equivalência é um dos componentes chave da metodologia de verificação formal atual para sistemas digitais. Ela é técnica de Verificação Formal mais utilizada atualmente pela indústria para verificação de igualdade entre duas descrições de um circuito. Diversas abordagens baseadas BDDs e SAT obtiveram um considerável sucesso ne
Publicado em: 2006