Estudo e desenvolvimento em hardware de códigos corretores de erros

AUTOR(ES)
DATA DE PUBLICAÇÃO

2007

RESUMO

Neste trabalho foram desenvolvidos códigos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens algébricas, empregando como ferramenta uma linguagem de descrição de hardware (VHDL), bem como a implementação de um protótipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codificação aumentam consideravelmente, tanto no aspecto de velocidade de execução, quanto a área ocupada do dispositivo FPGA. O sucesso deste trabalho não está na implementação em FPGA destes codificadores, uma vez que existem no mercado e na academia várias realizações similares, mas no fato de empregar como abordagem de implementação e desenvolvimento dos codificadores a formulação algébrica original, isto é, sem o emprego de algoritmos iterativos usuais (seqüenciais) na implementação do BCH. Não obstante, com os resultados do BCH algébrico propõe-se um novo código para símbolos, que será apresentado como uma nova alternativa ao Reed-Solomon, por superá-lo, tanto em tempo de codificação, como área para ser implementado. Assim, este trabalho prova que, com o avanço dos recursos de prototipação e desenvolvimento de tecnologias VLSI, e com a descrição em hardware do código na sua formulação algébrica original, obtém-se um sistema com impressionante desempenho, resultante da mudança de paradigma, baseado até o momento em processamento seqüencial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo algébrico do código.

ASSUNTO(S)

informÁtica engenharia eletrica fpga circuitos integrados - integraÇÃo em escala muito ampla

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